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Item 0.9V以下低電壓應用於寬頻之低通三角積分調變器之研製(行政院國家科學委員會, 2007-07-31) 郭建宏隨著可攜式電子產品市場的快速成長，以及人們對於產品輕薄短小和 電池的長時效性要求，低電壓、低功率積體電路技術發展有愈來愈急迫的 需要。然而，電源電壓的下降，雖可有效地節省數位電路的消耗功率，但 卻反而增加類比電路設計的困難。因此，類比電路若要操作在低電壓，又 要維持和高電壓相同的性能，對設計者來說是一項很大的挑戰。 三角積分調變器這項技術非常適合用來實現高解析度、高準確度的類 比數位轉換器，這在通信上有很相當多的應用。在本計劃的研究中，是要 設計一個可操作在寬頻、0.9伏特以下的開關運算放大器，進而合成一個低 電壓的二階積分器，及一個新的低電壓多位元寬頻的低通三角積分調變 器，藉以提升類比數位轉換器在低電壓應用層面，以達到SoC的目標。研究 步驟包含以下四個步驟： (1) 第一部份提出符合需求的高階多位元類比數位轉換器架構，並在回授 路徑不匹配的考量下，利用MATLAB做電路係數的最佳化，求出較佳 的電路架構。 (2) 第二部份在元件的非理想特性下，以CMOS技術設計出符合寬頻應用範 圍的開關式運算放大器。 (3) 第三部份，以電路特殊技巧設計出僅用一個開關運算放大器合成一個 低電壓二階多位元之積分器，以減少晶片所需面積及消耗功率。再利 用此二階積分器，結合多位元量化器電路，合成一個低電壓高階多位 元之低通寬頻三角積分調變器，以期能有效提高類比數位轉換時的解 析度，符合低電壓、高性能應用上的需求。Item 具有時序交錯且取樣率為200MS/s之無時脈10位元逐次逼近暫存式類比數位轉換器(2019) 羅子鈞; Luo, Zih-Jyun在近年來，因半導體技術的快速發展、科技產品的推陳出新，行動通訊裝置日益普及。隨著行動通訊裝置的需求越來越高，高效能且低功耗的通訊裝置成為電路設計的主流。除了價錢和實用性外，對於便利性和品質更是講究。因此，在眾多的類比數位轉換器架構中，逐次逼近式類比數位轉換器(Successive Approximation Register ADC, SAR ADC)最符合本研究所需要的條件。其架構簡單，只需要一個比較器即可完成類比數位轉換，是目前最省電的架構。此外，由於製程技術逐年提升，在高速類比數位轉換器中，SAR ADC也開始嶄露頭角。 本論文提出一個無需時脈產生器的逐次逼近式類比數位轉換器，其ADC只需觸發一有效信號即可使內部自行產生所需之時脈信號。此架構運用了時序交錯的技術，除了取樣率等效於兩倍外，兩個SAR ADC僅需透過一控制電路即可使取樣和比較階段進行交替。本研究是採用TSMC 90nm 1P9M CMOS製程，在供應電源為1.2V和等校取樣率為200MHz的模擬下，所得到的信號雜訊比為58.94dB，INL和DNL分別為0.734/-0.552及0.735/-0.404，總消耗功率為4.9mW，品質因數為33.7-fJ/conversion-step。Item 用於逐次逼近式類比數位轉換器之高效能浮動開關電容技術設計(2012) 謝正恩; Cheng-En Hsieh積體電路設計在現今製程技術的演進下，已開啟奈米時代。而製程精度的提升除了降低電路佈局的面積，驅使電路運作的電源電壓因而縮小，使得高效能與低功率的電路設計不斷產出。隨著可攜式電子產品高需求的帶動下，效能佳是現今產品發表的最基本門檻，反倒是輕薄短小以及電池的長時效性要求，逐漸成為電路設計之主流；特別是應用在人體或生物上的植入性醫學晶片，為了能達到永久使用不更換的最大目標，低功率對晶片的設計上，更是第一必備要件。在眾多的類比數位轉換器中，逐次逼近式類比數位轉換器(successive approximation register analog-to-digital converter, SAR ADC)最符合低功率的條件，在於其大部分的電路元件為數位邏輯所構成，以及每筆取樣資料的轉換過程中，僅需一顆比較器即可實現，這都大幅地縮減資料轉換所消耗的能源。然而，在製程技術逐年提升的影響下，具備較多數位電路的SAR ADC開始嶄露頭角，除了維持低功率的特色，也朝高速的電路設計方案邁進。 在本論文中，提出了浮動開關電容(floating capacitor switching, FCS)技術來降低電容式DAC的能量損耗，相較於傳統切換技術之DAC架構，所提出方法可有效的節省97.66%的平均能量損失。另外，在供應電壓0.9-V的操作下，結合FCS架構的電容切換方式，再提出了部分式浮動開關電容技術之差動SAR ADC，以及雙部分式浮動開關電容技術之單端SAR ADC的電路實現架構，並採用TSMC 0.18-μm 1P6M的標準製程完成，在奈式取樣頻寬的規格下，可達到的品質因數FOM值分別為21.7-fJ/conversion-step以及46.2-fJ/conversion-step。Item 自主性分散式無線感測網路嵌入系統研製－子計畫三:低功率高效能類比數位暨數位類比轉換器之研製(行政院國家科學委員會, 2005-07-31) 郭建宏隨著無線通信網路的蓬勃發展，無線通信將不再侷限於影音的傳送，它應該可再附 與更多的功能與任務。區域性結合特殊感測應用之網路也將是未來發展的主軸，如大自 然生態的變化、軍事的監控、工廠的管理，居家的安全，甚至是人體安全保健。透過各 式感測裝置的建置與資訊的傳遞，便可於第一時間掌控環境或健康上的變化，防患於未 然，以免造成嚴重的損失或是不可彌補的遺憾。 由於在應用上，無線感測網路被界定在重要且容易疏忽或者不易管控的環節，因此 網路節點有可能需要大量的散佈，而且可能不易回收或者不回收。所以散佈出去的感測 器不僅要將資訊傳回，而且需要具有小體積、長時效性的特質。因此無線感測網路最重 要的考量即是消耗功率。亦即在有限的電源能量供給下，要能適當地調整電路感測、計 算和通訊與否的功能。 本計劃為自主性分散式無線感測網路系統研製之子計劃三，目的在設計適用於無線 感測網路系統實體層中的傳收機基頻類比前端部份。此基頻類比前端包含類比數位轉換 電路、降頻濾波器、及數位類比轉換器之電路設計架構分析。用以銜接子計劃二之基頻 數位處理電路。 本計劃預計三年完成。在第一年(93/8/1-94/7/31)預定研讀IEEE 802.15.4 協定及訂定 基頻類比前端中的各個子電路界面規格。接著進行系統分析，及各項技術可行性之探討 設計。第二年(94/8/1-95/7/31)開始進行基頻類比前端中各子電路的模擬與實現。第三年 (95/8/1-96/7/31)我們預計對各子計劃中之電路及系統做最佳化，並測試製成的積體電 路。最後進行系統整合可能性的探討研究。Item 具 1-1 MASH 架構的雜訊移頻循序漸進式類比數位轉換器設計與實現(2023) 趙祐; Chao, Yu本文提出一種具1-1多級雜訊移頻(Multistage Noise-Shaping, MASH)架構的雜訊移頻循序漸進式(Noise-Shaping Successive-Approximation Register, NS-SAR)類比數位轉換器(Analog-to-Digital Converter, ADC)。所提出的類比數位轉換器是一種混合型超取樣(Oversampling)類比數位轉換器結構，它結合了循序漸進式與三角積分(Delta-Sigma, ΔΣ)兩種類比數位轉換器的優點，可以在實現高解析度及大頻寬的同時並具有良好功耗效率。此三角積分調變器設計中的單級迴路使用具前饋求和的級聯積分器(Cascade of Integrators with Feed-Forward Summation, CIFF)架構，由於CIFF架構中積分器的路徑上不包含輸入訊號，迴路濾波器僅需處理調變過程中產生的量化誤差，因此迴路濾波器的輸出振幅很小，意味著可以放寬轉導放大器(Operational Transconductance Amplifier, OTA)設計上的迴轉率性能要求，也代表該架構的迴路濾波器適合用架構簡單且功耗低的基於反向器的轉導放大器來實現。此外，為了降低電路的複雜度，作者提出了一種無加法器的求和電路結構，它在不依賴額外電路的情況下實現了CIFF架構的輸入前饋求和功能和提取MASH架構的第一級量化誤差。所提出的電路使用TSMC 0.18-μm 1P6M標準CMOS製程技術所製造。不含PAD的晶片核心面積為0.084 mm2。在供應電壓1.4 V、取樣頻率4.0-MS/s、20 kHz及的頻寬下，實現了72.9 dB的訊號雜訊失真比(Signal-to-Noise and Distortion Ratio, SNDR)。此外，端看功率頻譜密度圖的斜率驗證了具有完整的二階雜訊移頻。Item 應用於音頻之低功率高效能三角積分調變器設計與實現(2011) 施登耀; Deng-Yao Shi在現今製程技術不斷的進步下，積體電路設計已進入了奈米時代，此進步不但大大的降低了電路的面積，相對上電源供應電壓也大幅的下降。高效能、低功率的晶片陸續地推陳出新，以及人們對於產品輕薄短小和電池的長時效性要求，低功率積體電路技術發展有愈來愈急迫的需要。然而，電源電壓的下降，雖可有效地節省數位電路的消耗功率，但卻反而增加類比數位轉換電路設計的困難。在許多應用當中，類比數位轉換器(Analog-to-digital converter)佔著舉足輕重的角色，而有許多種架構可以來完成。三角積分調變器(Delta Sigma Modulator)對類比電路的非理想特性並不敏感，這些特性包含元件之間的不匹配、運算放大器的增益等等。然而這些特性恰巧對低功率電路來說尤其重要。三角積分調變器這項技術基本上非常適合用來實現高解析度、高準確度、及窄頻要求的類比數位轉換器，因此在儀器、音頻及通信上的應用已相當的普遍。 在本論文中，提出了兩種新穎的架構並且實現，一是改良強健式多級雜訊頻移架構(Sturdy Multi-stage Noise Shaping, SMASH)，降低運算放大器對電壓增益的需求，並結合數位前饋架構(Digital feed-forward)，增加輸入動態範圍且降低失真；二為，三角積分調變器使用逐次逼近暫存式(Successive Approximation Register, SAR)類比數位轉換器，此架構可有效降低功率消耗和電路複雜度。兩架構實現所使用的製程技術分別為TSMC 90-nm 1P9M CMOS與TSMC 0.18-mm 1P6M CMOS；設計的供應電壓皆為1.2 V、頻寬為音頻應用的25 kHz；模擬結果分別達到的最大SNDR為63 dB與82 dB；電源功率消耗分別為813 mW與463 mW。Item 應用於音頻系統之四倍取樣二階三角積分調變器設計與實現(2017) 曾煒崴近年來，因科技的快速發展，及人民生活水準提升。可攜式電子設備在其強調便利且功能完善下，深受社會大眾的廣大的需求。拜現今製成的進步，目前可攜式電子產品發展特色逐漸朝向輕薄短小，晶片系統積體電路的研發成果也功不可沒，其目的於縮小晶片面積、節省功率消耗、降低晶片製作成本、並有效提升整體系統效率等，而在消費者對產品的需求下，屬三角積分調變器的高解析度及對非理想效應性的不敏感等特點，已在儀器、音頻與通信上應用的相當廣泛。 本篇論文中，提出一個四倍取樣的三角積分調變器。在此架構中，使用四條路徑的取樣電路分別對訊號取樣，藉以提升整體系統的取樣頻率。且在積分時脈當中以創新重疊積分時脈想法來實現此電路。三角積分調變器不僅可以大幅提升類比數位信號的解析度，還達到降低功率消耗的目的。在TSMC 0.18 m 1P6M標準CMOS製程下，供應電壓為1.8 V，系統頻寬為20 kHz，等效的取樣頻率為10 MHz，所得到的訊號雜訊比為71.37 dB，總消耗功率為2.61 mW，整體面積大小為1.45*2.46 mm2。Item 0.9V低電壓多位元高解析度低通三角積分調變器之研製(行政院國家科學委員會, 2006-07-31) 郭建宏隨著可攜式電子產品市場的快速成長，以及人們對於產品輕薄短小和 電池的長時效性要求，低電壓、低功率積體電路技術發展有愈來愈急迫的 需要。然而，電源電壓的下降，雖可有效地節省數位電路的消耗功率，但 卻反而增加類比電路設計的困難。因此，類比電路若要操作在低電壓，又 要維持和高電壓相同的性能，對設計者來說是一項很大的挑戰。 三角積分調變器這項技術非常適合用來實現高解析度、高準確度、及 窄頻要求的類比數位轉換器，這在音頻及通信上有很相當多的應用。在本 計劃的研究中，是要設計一個開關運算放大器合成一個0.9伏特的二階積分 器，及一個新的低電壓多位元量化器的架構；並利用此積分器結合低電壓 多位元量化器合成一個二階多位元的低通三角積分調變器，藉以提升類比 數位轉換器在低電壓應用的解析度，以達到SOC的目標。研究步驟包含以 下四個步驟： (1) 第一部份提出符合需求的二階多位元類比數位轉換器架構，並在回授 路徑不匹配的考量下，利用MATLAB做電路係數的最佳化，求出較佳 的電路架構。 (2) 第二部份在元件的非理想特性下，設計出符合應用範圍的開關式運算 放大器規格。並以CMOS技術設計出符合需求的開關式運算放大器。 (3) 第三部份，設計出低電壓多位元之量化器電路，以符合三角積分調變 器的應用。 (4) 第四部份，以電路特殊技巧設計出僅用一個開關運算放大器合成一個 低電壓二階多位元之積分器，以減少晶片所需面積及消耗功率。再利用此二階積分器，結合多位元量化器電路，合成一個低電壓二階多位 元之低通三角積分調變器，以期能有效提高類比數位轉換時的解析 度，符合低電壓、高性能應用上的需求。Item 自主性分散式無線感測網路嵌入系統研製(II)－子計畫三:低功率高效能類比數位暨數位類比轉換器之研製(II)(行政院國家科學委員會, 2006-07-31) 郭建宏隨著無線通信網路的蓬勃發展，無線通信將不再侷限於影音的傳送， 它應該可再附與更多的功能與任務。區域性結合特殊感測應用之網路也將 是未來發展的主軸，如大自然生態的變化、軍事的監控、工廠的管理，居 家的安全，甚至是人體安全保健。透過各式感測裝置的建置與資訊的傳遞， 便可於第一時間掌控環境或健康上的變化，防患於未然，以免造成嚴重的 損失或是不可彌補的遺憾。 由於在應用上，無線感測網路被界定在重要且容易疏忽或者不易管控 的環節，因此網路節點有可能需要大量的散佈，而且可能不易回收或者不 回收。所以散佈出去的感測器不僅要將資訊傳回，而且需要具有小體積、 長時效性的特質。因此無線感測網路最重要的考量即是消耗功率。亦即在 有限的電源能量供給下，要能適當地調整電路感測、計算和通訊與否的功 能。 本計劃為自主性分散式無線感測網路系統研製之子計劃三，目的在設 計適用於無線感測網路系統實體層中的傳收機基頻類比前端部份。此基頻 類比前端包含類比數位轉換電路、及數位類比轉換器之電路設計架構分 析。用以銜接子計劃二之基頻數位處理電路。 本計劃預計三年完成。在第一年(93/8/1-94/7/31)預定研讀IEEE 802.15.4 協定及訂定基頻類比前端中的各個子電路界面規格。接著進行系統分析， 及各項技術可行性之探討設計。第二年(94/8/1-95/7/31)開始進行基頻類比前 端中各子電路的模擬與實現。第三年(95/8/1-96/7/31)我們預計對各子計劃中 之電路及系統做最佳化，並測試製成的積體電路。最後進行系統整合可能 性的探討研究。Item 應用於音頻之二階三角積分調變器的設計與實現(2022) 婁德; Lou, Te在半導體產業的蓬勃發展下，CMOS製程技術不斷地進步，使得積體電路的尺寸越來越小且能在更低的供應電壓下操作，不論是晶片的面積或功率消耗都能得到大幅地下降。因此，市場上對於體積輕薄且高效能的電子產品的需求變得越來越高。在眾多的電子產品中，類比數位轉換器(Analog-to-Digital Converter, ADC)都扮演著即其重要的角色，又尤其三角積分調變器(Delta-Sigma Modulator, DSM)為相當熱門的研究對象。因為其獨特的超取樣技術以及雜訊移頻的特性，能有效地降低類比元件非理想效應對電路效能的影響，並且能將信號頻帶內的雜訊大量地移至高頻。三角積分調變器大多應用於高解析度且窄頻的音頻設備中。本論文提出一個使用反相器基底積分器和相關電位移技術的二階雜訊移頻SAR ADC，結合 DSM 優秀的雜訊移頻特性和雜訊移頻逐次逼近式類比數位轉換器低功耗的優點，並藉由新提出的在輸出端採用相關電位移技術的反相器基底積分器去改善以往運算放大器高功耗的缺點。此架構能在電路複雜度相當低的條件下，實現低功耗且高解析度的類比數位轉換器。本研究使用 UMC 180nm 1P6MCMOS 製程實現，供應電壓為 1.2V，取樣頻率為 3.072 MHz，頻寬為音頻應用的20 kHz，量測所能達到的 SNDR 為 80.7 dB，總功率消耗為 103 μW，效能指標FoMS為 163.5 dB。