基於RISC-V架構之脈動陣列一維卷積運算研究
| dc.contributor | 黃文吉 | zh_TW |
| dc.contributor | Hwang, Wen-Jyi | en_US |
| dc.contributor.author | 蔡佳諭 | zh_TW |
| dc.contributor.author | Tsai, Chia-Yu | en_US |
| dc.date.accessioned | 2023-12-08T08:02:44Z | |
| dc.date.available | 2022-08-24 | |
| dc.date.available | 2023-12-08T08:02:44Z | |
| dc.date.issued | 2022 | |
| dc.description.abstract | 現有Edge端裝置由於產品定位原因，多數運算能力不足以應付AI模型應用程式，也因此裝置搭配硬體AI加速器，來使其足夠運算AI模型的方式成為此困境的解決方法之一。本論文研究基於RISC-V架構下的硬體AI加速器平台Gemmini，透過RISC-V中的custom指令為基礎，設計可利用加速器進行運算的一維卷積運算程式，使得此加速器平台能廣泛應用於類神經網路中。本論文將設計的程式執行於包含Gemmini平台的FPGA上，以Clock Cycles作為運算速度依據，比較模型運算時使用加速器與否的差別，以及直接使用Gemmini，與重排資料後再使用Gemmini執行一維卷積運算的速度差距，藉由此兩種比較，驗證Gemmini的加速效果及直接使用其運算1-D CNN的可行性。 | zh_TW |
| dc.description.abstract | none | en_US |
| dc.description.sponsorship | 資訊工程學系 | zh_TW |
| dc.identifier | 60947093S-42046 | |
| dc.identifier.uri | https://etds.lib.ntnu.edu.tw/thesis/detail/99053350811988194832eef8f3fc32dc/ | |
| dc.identifier.uri | http://rportal.lib.ntnu.edu.tw/handle/20.500.12235/121608 | |
| dc.language | 中文 | |
| dc.subject | 深度學習加速器 | zh_TW |
| dc.subject | 一維卷積運算 | zh_TW |
| dc.subject | Gemmini | en_US |
| dc.subject | RISC-V | en_US |
| dc.subject | Systolic Array | en_US |
| dc.title | 基於RISC-V架構之脈動陣列一維卷積運算研究 | zh_TW |
| dc.title | Implementation of 1-D Convolution in Systolic Array based on RISC-V Architecture | en_US |
| dc.type | etd |
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- etd