電機工程學系
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歷史沿革
本系成立宗旨在整合電子、電機、資訊、控制等多學門之工程技術，以培養跨領域具系統整合能力之電機電子科技人才為目標，同時配合產業界需求、支援國家重點科技發展，以「系統晶片」、「多媒體與通訊」、與「智慧型控制與機器人」等三大領域為核心發展方向，期望藉由學術創新引領產業發展，全力培養能直接投入電機電子產業之高級技術人才，厚植本國科技產業之競爭實力。
本系肇始於民國92年籌設之「應用電子科技研究所」，經一年籌劃，於民國93年8月正式成立，開始招收碩士班研究生，以培養具備理論、實務能力之高階電機電子科技人才為目標。民國96年8月「應用電子科技學系」成立，招收學士班學生，同時間，系所合一為「應用電子科技學系」。民國103年8月更名為「電機工程學系」，民國107年電機工程學系博士班成立，完備從大學部到博士班之學制規模，進一步擴展與深化本系的教學與研究能量。
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Item 使用雜訊移頻逐次逼近暫存技術之 2+1 SMASH 調變器的設計與實現(2024) 翁綺婕; Weng, Chi-Chieh類比數位轉換器(ADC)是一個將類比訊號轉換成數位訊號的裝置，在各種電子應用中至關重要。ADC的應用範圍極廣，從音頻處理到數據通訊、感測器信號處理，再到醫療器材等領域，效能通常以解析度和取樣率來衡量，解析度代表它能夠區分的細節程度，而取樣率則是它每秒能夠處理的樣本數。三角積分調變器(Delta Sigma Modulation)是一種熱門的ADC，利用超取樣和雜訊移頻技術來實現高解析度，其核心概念是利用超取樣來提升訊號的解析度，同時通過雜訊移頻將雜訊從訊號頻帶內移至高頻部分。這種特性使DSM在處理小信號和高精度要求的應用中具有優勢。它常見於音頻設備、精密儀器、通信系統以及其他需要高解析度和低雜訊的應用中。本文介紹了一種操作在1.7V電壓下的離散時間CIFB2+1雜訊移頻逐次逼近式類比數位轉換器。通過採用SMASH架構來解決單一迴路在實施高階時所面臨的穩定性問題，該轉換器有效地消除了雜訊並提高了性能。此外，我們提出了一種新穎的雙階段量化技術來提高線性度，通過減少參考電壓之間的差異，實現了比預期更佳的解析度，這種設計有效地避免對於訊號擺幅增大時面臨的非線性問題。該電路使用NS SAR ADC進行量化，並對上一次DAC電容切換後的殘留電壓進行運算，以降低比較器雜訊、DAC的settling error和mismatch對電路效能的影響。所呈現的三角積分調變器採用0.18-μm CMOS製程技術製造。基於20-kHz頻寬和7 MHz取樣頻率，晶片量測結果下，SNDR達到76.1 dB，而在1.7V的供應電壓下功耗為267μW，Schreier figure-of-merit(FoMs)為157.6dB。Item 應用於音頻之低功耗三角積分調變器的設計與實現(2023) 陳家豪; Chen, Jia-Hao隨著半導體製程技術的進步，積體電路的元件尺寸能夠設計得越來越小，從而大幅度縮減晶片的面積，相對地供應電壓也能下降，以降低晶片的功率消耗。在當今技術的進步下，低功耗、高效能晶片不斷地推出，市場對此的需求也越來越高。類比數位轉換器有多種實現方式，其中三角積分調變器相較於其他類比數位轉換器，具有獨特的超取樣技術和雜訊移頻特性，不僅能降低非禮想效應對電路的影響，還能滿足市場對高效能、高解析度、低功耗的電路的需求。因此，該架構在在音頻及通訊領域得到廣泛應用。本文提出了一個1.4V的二階反向器基底的三角積分調變器，採用雜訊移頻逐次逼近式的方式實現類比數位轉換器，並採用了二階CIFF低失真架構。使用了自己式偏壓反向器基底積分器，不需要額外的共模回授和偏壓電路，從而改善了傳統運算放大器高功耗和佔用面積的缺點。此外，為了降低開關時脈饋入對電路影響，提出了分裂電容的方法，以提高運算放大器輸入電壓的穩定性和並減少開關寄生電容對效能的影響。提出的架構使用T18 0.18um 1P6M CMOS 製程技術。晶片核心面積為0.098mm2，此電路在取樣頻率4.5MHz，頻寬為20kHz，最佳效能為SNDR 88.29dB，SNR為88.63dB，ENOB為14.37 Bit。在1.4V供應電壓下功率消耗為113.1uW。Item 應用於音頻之二階三角積分調變器的設計與實現(2022) 婁德; Lou, Te在半導體產業的蓬勃發展下，CMOS製程技術不斷地進步，使得積體電路的尺寸越來越小且能在更低的供應電壓下操作，不論是晶片的面積或功率消耗都能得到大幅地下降。因此，市場上對於體積輕薄且高效能的電子產品的需求變得越來越高。在眾多的電子產品中，類比數位轉換器(Analog-to-Digital Converter, ADC)都扮演著即其重要的角色，又尤其三角積分調變器(Delta-Sigma Modulator, DSM)為相當熱門的研究對象。因為其獨特的超取樣技術以及雜訊移頻的特性，能有效地降低類比元件非理想效應對電路效能的影響，並且能將信號頻帶內的雜訊大量地移至高頻。三角積分調變器大多應用於高解析度且窄頻的音頻設備中。本論文提出一個使用反相器基底積分器和相關電位移技術的二階雜訊移頻SAR ADC，結合 DSM 優秀的雜訊移頻特性和雜訊移頻逐次逼近式類比數位轉換器低功耗的優點，並藉由新提出的在輸出端採用相關電位移技術的反相器基底積分器去改善以往運算放大器高功耗的缺點。此架構能在電路複雜度相當低的條件下，實現低功耗且高解析度的類比數位轉換器。本研究使用 UMC 180nm 1P6MCMOS 製程實現，供應電壓為 1.2V，取樣頻率為 3.072 MHz，頻寬為音頻應用的20 kHz，量測所能達到的 SNDR 為 80.7 dB，總功率消耗為 103 μW，效能指標FoMS為 163.5 dB。Item 高效能逐次逼近式類比數位轉換器的設計與實現(2013) 林翰江; Han-Chiang Lin積體電路設計在製程技術的進步之下，製程技術提升可以大量降低電路佈局的面積，也使得電路運作的電壓因而縮小，使得低功率與高效能的電路設計不斷推出。可攜式的電子產品在消費市場上越來越多，輕薄短小以及電池的長時效性要求，漸漸成為電路設計之主流；尤其是應用在人體或生物上的植入性醫學晶片，為了能達到長時間使用不更換的目標，低功率在電路的設計上，更顯得重要。在眾多的類比數位轉換器中，逐次逼近式類比數位轉換器(successive approximation register analog-to-digital converter, SAR ADC)最適合應用在低功率的系統中，此架構僅需一顆比較器即可完成資料轉換，這項優點可大幅地縮減資料轉換所消耗的功耗。 在本論文中，提出兩種架構分別為，二次浮動開關電容式SAR ADC和分裂式浮動開關SAR ADC架構。在二次浮動開關電容式SAR ADC此架構中，DAC部分的功率消耗相較於傳統切換技術之DAC架構，所提出方法可有效的節省97.57%的平均能量，採用TSMC 0.18-μm 1P6M的標準製程完成，在奈式取樣頻寬的規格下，分別可達到的品質因數FOM值為105.86-fJ/conversion-step。另外，在分裂式浮動開關之SAR ADC架構，在電容佈局方面，相較於傳統DAC架構可節省96.875%的電容佈局面積，採用TSMC 0.18-μm 1P6M的標準製程完成，分別可達到的品質因數FOM值為29.47-fJ/conversion-step。Item 用於逐次逼近式類比數位轉換器之高效能浮動開關電容技術設計(2012) 謝正恩; Cheng-En Hsieh積體電路設計在現今製程技術的演進下，已開啟奈米時代。而製程精度的提升除了降低電路佈局的面積，驅使電路運作的電源電壓因而縮小，使得高效能與低功率的電路設計不斷產出。隨著可攜式電子產品高需求的帶動下，效能佳是現今產品發表的最基本門檻，反倒是輕薄短小以及電池的長時效性要求，逐漸成為電路設計之主流；特別是應用在人體或生物上的植入性醫學晶片，為了能達到永久使用不更換的最大目標，低功率對晶片的設計上，更是第一必備要件。在眾多的類比數位轉換器中，逐次逼近式類比數位轉換器(successive approximation register analog-to-digital converter, SAR ADC)最符合低功率的條件，在於其大部分的電路元件為數位邏輯所構成，以及每筆取樣資料的轉換過程中，僅需一顆比較器即可實現，這都大幅地縮減資料轉換所消耗的能源。然而，在製程技術逐年提升的影響下，具備較多數位電路的SAR ADC開始嶄露頭角，除了維持低功率的特色，也朝高速的電路設計方案邁進。 在本論文中，提出了浮動開關電容(floating capacitor switching, FCS)技術來降低電容式DAC的能量損耗，相較於傳統切換技術之DAC架構，所提出方法可有效的節省97.66%的平均能量損失。另外，在供應電壓0.9-V的操作下，結合FCS架構的電容切換方式，再提出了部分式浮動開關電容技術之差動SAR ADC，以及雙部分式浮動開關電容技術之單端SAR ADC的電路實現架構，並採用TSMC 0.18-μm 1P6M的標準製程完成，在奈式取樣頻寬的規格下，可達到的品質因數FOM值分別為21.7-fJ/conversion-step以及46.2-fJ/conversion-step。Item 應用於音頻之低功率高效能三角積分調變器設計與實現(2011) 施登耀; Deng-Yao Shi在現今製程技術不斷的進步下，積體電路設計已進入了奈米時代，此進步不但大大的降低了電路的面積，相對上電源供應電壓也大幅的下降。高效能、低功率的晶片陸續地推陳出新，以及人們對於產品輕薄短小和電池的長時效性要求，低功率積體電路技術發展有愈來愈急迫的需要。然而，電源電壓的下降，雖可有效地節省數位電路的消耗功率，但卻反而增加類比數位轉換電路設計的困難。在許多應用當中，類比數位轉換器(Analog-to-digital converter)佔著舉足輕重的角色，而有許多種架構可以來完成。三角積分調變器(Delta Sigma Modulator)對類比電路的非理想特性並不敏感，這些特性包含元件之間的不匹配、運算放大器的增益等等。然而這些特性恰巧對低功率電路來說尤其重要。三角積分調變器這項技術基本上非常適合用來實現高解析度、高準確度、及窄頻要求的類比數位轉換器，因此在儀器、音頻及通信上的應用已相當的普遍。 在本論文中，提出了兩種新穎的架構並且實現，一是改良強健式多級雜訊頻移架構(Sturdy Multi-stage Noise Shaping, SMASH)，降低運算放大器對電壓增益的需求，並結合數位前饋架構(Digital feed-forward)，增加輸入動態範圍且降低失真；二為，三角積分調變器使用逐次逼近暫存式(Successive Approximation Register, SAR)類比數位轉換器，此架構可有效降低功率消耗和電路複雜度。兩架構實現所使用的製程技術分別為TSMC 90-nm 1P9M CMOS與TSMC 0.18-mm 1P6M CMOS；設計的供應電壓皆為1.2 V、頻寬為音頻應用的25 kHz；模擬結果分別達到的最大SNDR為63 dB與82 dB；電源功率消耗分別為813 mW與463 mW。Item A Low-Voltage Fourth-Order Cascade Delta-Sigma Modulator in 0.18 um CMOS(IEEE Circuits and Systems Society, 2010-09-01) Chien-Hung Kuo; Deng-Yao Shi; Kang-Shuo ChangIn this paper, a low-voltage fourth-order 2-2 cascade delta-sigma (ΔΣ) modulator using the proposed double-sampling switched-operational-amplifier (SOP)-based integrator is presented. In the analog part of the ΔΣ modulator, most of the power consumption comes from the SOP used in the integrator. Hence, the requirement of the SOP must effectively be relaxed to reduce the power consumption of the modulator. In each cascade stage, the second-order ΔΣ modulator with a cascade-of-integrators input feedforward structure is used to reduce the output swing. The second integrator output of the first stage is directly connected to the second stage to simplify circuit design on the analog part. Furthermore, the double-sampling SOP-based integrator is also adopted to reduce the applied clock frequency by half. In this paper, systematic means of designing the presented modulator and searching the minimum current of the SOP in a specified supply voltage are also developed. The presented ΔΣ modulator is fabricated in a 0.18- μm 1P6M CMOS technology. The chip core area without PADs is 1.57 mm2 . The modulator achieves an 84-dB peak signal-to-noise plus distortion ratio and an 88-dB dynamic range in 20-kHz signal bandwidth with a clock frequency of 2 MHz. The power consumption of the presented modulator core is 0.66 mW at a supply voltage of 1 V. The presented modulator can also be operated in a wide range of supply voltages from 1.8 V down to 0.9 V without seriously degrading the performance.