電機工程學系
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歷史沿革
本系成立宗旨在整合電子、電機、資訊、控制等多學門之工程技術，以培養跨領域具系統整合能力之電機電子科技人才為目標，同時配合產業界需求、支援國家重點科技發展，以「系統晶片」、「多媒體與通訊」、與「智慧型控制與機器人」等三大領域為核心發展方向，期望藉由學術創新引領產業發展，全力培養能直接投入電機電子產業之高級技術人才，厚植本國科技產業之競爭實力。
本系肇始於民國92年籌設之「應用電子科技研究所」，經一年籌劃，於民國93年8月正式成立，開始招收碩士班研究生，以培養具備理論、實務能力之高階電機電子科技人才為目標。民國96年8月「應用電子科技學系」成立，招收學士班學生，同時間，系所合一為「應用電子科技學系」。民國103年8月更名為「電機工程學系」，民國107年電機工程學系博士班成立，完備從大學部到博士班之學制規模，進一步擴展與深化本系的教學與研究能量。
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Item 使用雜訊移頻逐次逼近暫存技術之 2+1 SMASH 調變器的設計與實現(2024) 翁綺婕; Weng, Chi-Chieh類比數位轉換器(ADC)是一個將類比訊號轉換成數位訊號的裝置，在各種電子應用中至關重要。ADC的應用範圍極廣，從音頻處理到數據通訊、感測器信號處理，再到醫療器材等領域，效能通常以解析度和取樣率來衡量，解析度代表它能夠區分的細節程度，而取樣率則是它每秒能夠處理的樣本數。三角積分調變器(Delta Sigma Modulation)是一種熱門的ADC，利用超取樣和雜訊移頻技術來實現高解析度，其核心概念是利用超取樣來提升訊號的解析度，同時通過雜訊移頻將雜訊從訊號頻帶內移至高頻部分。這種特性使DSM在處理小信號和高精度要求的應用中具有優勢。它常見於音頻設備、精密儀器、通信系統以及其他需要高解析度和低雜訊的應用中。本文介紹了一種操作在1.7V電壓下的離散時間CIFB2+1雜訊移頻逐次逼近式類比數位轉換器。通過採用SMASH架構來解決單一迴路在實施高階時所面臨的穩定性問題，該轉換器有效地消除了雜訊並提高了性能。此外，我們提出了一種新穎的雙階段量化技術來提高線性度，通過減少參考電壓之間的差異，實現了比預期更佳的解析度，這種設計有效地避免對於訊號擺幅增大時面臨的非線性問題。該電路使用NS SAR ADC進行量化，並對上一次DAC電容切換後的殘留電壓進行運算，以降低比較器雜訊、DAC的settling error和mismatch對電路效能的影響。所呈現的三角積分調變器採用0.18-μm CMOS製程技術製造。基於20-kHz頻寬和7 MHz取樣頻率，晶片量測結果下，SNDR達到76.1 dB，而在1.7V的供應電壓下功耗為267μW，Schreier figure-of-merit(FoMs)為157.6dB。Item 應用於音頻之三角積分調變器的設計與實現(2023) 吳彥儒; Wu, Yan-Ru現今的科技日新月異，在類比數位轉換器(Analog-to-Digital Converter，ADC)晶片的音頻應用(audio-band application)中不但對於高解析度有所要求，對於低功率的需求也逐漸受到重視。在這項應用中以三角積分調變器(Delta-Sigma Modulator，ΔΣM)為主，因其解析度最高，但是相對上功率消耗也是最高的，如何在不影響電路效能的情形下最佳化三角積分調變器的功率消耗是本篇論文的核心目標。本論文中，提出了兩個可以在不影響電路效能的情形下最佳化三角積分調變器的功率消耗的電路，分別為一個使用NS SAR 量化器之多重迴路三角積分調變器和利用一顆反相器基底積分器實現的一個二階雙路徑三角積分調變器，皆以UMC 180nm CMOS製程實現，供應電壓均使用1.4 V。前者的核心電路佈局模擬SNDR值為88.78 dB，總功率消耗為128 uW，後者的核心電路佈局模擬SNDR值為84.75 dB，總功率消耗為48 uW。兩者的共通點是皆採用了逐次逼近式類比數位轉換器(Successive Approximation Register ADC，SAR ADC)做為量化器(Quantizer)，以及雜訊移頻(Noise-Shaping，NS)技術。前者主要透過多級雜訊移頻(Multi-Stage Noise-Shaping，MASH)架構和數位濾波器(Digital Filter)以達到消除多餘雜訊的效果，後者主要藉由一個反相器基底積分器搭配雙路徑架構來實現一個二階雙路徑之反相器基底積分器，對電路元件的利用效率最佳化。Item 應用於音頻頻帶數位類比轉換器的24位元低成本、高效率插值濾波器和三角積分調變器(2023) 葉竣皓; Yeh, Chun-Hao本論文提出了應用於音頻數位類比轉換器的24位元低成本、高效率插值濾波器和三角積分調變器。在插值濾波器中，我們採用凱薩窗函數來設計具有較少硬體的線性相位半頻帶有限脈衝響應濾波器，除了能有相對較少的濾波器階數外，還能加大頻帶外的阻帶衰減率，並抑制鏡像雜訊。此外，利用多工器來減少大量的加法器，改善使用多相位折疊架構具有加法器數量與濾波器階數成正比的缺點。在三角積分調變器中，使用2+2 SMASH架構來確保高階三角積分調變器的穩定。採用訊號處理電路來節省輸入至第二級電路前的多位元減法器，並於第二級採用硬體成本較低的量化誤差回授架構，改善SMASH架構在硬體成本上的缺點。 本研究提出的電路架構使用TSMC 0.18-um 1P6M CMOS技術實現，總耗費的核心面積為0.35 mm2。在24 kHz的頻帶下，測得的SNR為143.91 dB，且在1.8 V的電源電壓下，測得功率消耗為3.14 mW。此外，利用Altera Cyclone IV GX型號的FPGA開發板進行驗證，從量測的結果顯示，在24 kHz的頻帶下，測得的效能與post-sim相同。總共使用的邏輯數目(LEs)為3697。在1.2 V的電源電壓下，測得的功率消耗為0.93 mW。Item 具 1-1 MASH 架構的雜訊移頻循序漸進式類比數位轉換器設計與實現(2023) 趙祐; Chao, Yu本文提出一種具1-1多級雜訊移頻(Multistage Noise-Shaping, MASH)架構的雜訊移頻循序漸進式(Noise-Shaping Successive-Approximation Register, NS-SAR)類比數位轉換器(Analog-to-Digital Converter, ADC)。所提出的類比數位轉換器是一種混合型超取樣(Oversampling)類比數位轉換器結構，它結合了循序漸進式與三角積分(Delta-Sigma, ΔΣ)兩種類比數位轉換器的優點，可以在實現高解析度及大頻寬的同時並具有良好功耗效率。此三角積分調變器設計中的單級迴路使用具前饋求和的級聯積分器(Cascade of Integrators with Feed-Forward Summation, CIFF)架構，由於CIFF架構中積分器的路徑上不包含輸入訊號，迴路濾波器僅需處理調變過程中產生的量化誤差，因此迴路濾波器的輸出振幅很小，意味著可以放寬轉導放大器(Operational Transconductance Amplifier, OTA)設計上的迴轉率性能要求，也代表該架構的迴路濾波器適合用架構簡單且功耗低的基於反向器的轉導放大器來實現。此外，為了降低電路的複雜度，作者提出了一種無加法器的求和電路結構，它在不依賴額外電路的情況下實現了CIFF架構的輸入前饋求和功能和提取MASH架構的第一級量化誤差。所提出的電路使用TSMC 0.18-μm 1P6M標準CMOS製程技術所製造。不含PAD的晶片核心面積為0.084 mm2。在供應電壓1.4 V、取樣頻率4.0-MS/s、20 kHz及的頻寬下，實現了72.9 dB的訊號雜訊失真比(Signal-to-Noise and Distortion Ratio, SNDR)。此外，端看功率頻譜密度圖的斜率驗證了具有完整的二階雜訊移頻。Item 應用於音頻之低功耗三角積分調變器的設計與實現(2023) 陳家豪; Chen, Jia-Hao隨著半導體製程技術的進步，積體電路的元件尺寸能夠設計得越來越小，從而大幅度縮減晶片的面積，相對地供應電壓也能下降，以降低晶片的功率消耗。在當今技術的進步下，低功耗、高效能晶片不斷地推出，市場對此的需求也越來越高。類比數位轉換器有多種實現方式，其中三角積分調變器相較於其他類比數位轉換器，具有獨特的超取樣技術和雜訊移頻特性，不僅能降低非禮想效應對電路的影響，還能滿足市場對高效能、高解析度、低功耗的電路的需求。因此，該架構在在音頻及通訊領域得到廣泛應用。本文提出了一個1.4V的二階反向器基底的三角積分調變器，採用雜訊移頻逐次逼近式的方式實現類比數位轉換器，並採用了二階CIFF低失真架構。使用了自己式偏壓反向器基底積分器，不需要額外的共模回授和偏壓電路，從而改善了傳統運算放大器高功耗和佔用面積的缺點。此外，為了降低開關時脈饋入對電路影響，提出了分裂電容的方法，以提高運算放大器輸入電壓的穩定性和並減少開關寄生電容對效能的影響。提出的架構使用T18 0.18um 1P6M CMOS 製程技術。晶片核心面積為0.098mm2，此電路在取樣頻率4.5MHz，頻寬為20kHz，最佳效能為SNDR 88.29dB，SNR為88.63dB，ENOB為14.37 Bit。在1.4V供應電壓下功率消耗為113.1uW。Item 應用於音頻之二階三角積分調變器的設計與實現(2022) 婁德; Lou, Te在半導體產業的蓬勃發展下，CMOS製程技術不斷地進步，使得積體電路的尺寸越來越小且能在更低的供應電壓下操作，不論是晶片的面積或功率消耗都能得到大幅地下降。因此，市場上對於體積輕薄且高效能的電子產品的需求變得越來越高。在眾多的電子產品中，類比數位轉換器(Analog-to-Digital Converter, ADC)都扮演著即其重要的角色，又尤其三角積分調變器(Delta-Sigma Modulator, DSM)為相當熱門的研究對象。因為其獨特的超取樣技術以及雜訊移頻的特性，能有效地降低類比元件非理想效應對電路效能的影響，並且能將信號頻帶內的雜訊大量地移至高頻。三角積分調變器大多應用於高解析度且窄頻的音頻設備中。本論文提出一個使用反相器基底積分器和相關電位移技術的二階雜訊移頻SAR ADC，結合 DSM 優秀的雜訊移頻特性和雜訊移頻逐次逼近式類比數位轉換器低功耗的優點，並藉由新提出的在輸出端採用相關電位移技術的反相器基底積分器去改善以往運算放大器高功耗的缺點。此架構能在電路複雜度相當低的條件下，實現低功耗且高解析度的類比數位轉換器。本研究使用 UMC 180nm 1P6MCMOS 製程實現，供應電壓為 1.2V，取樣頻率為 3.072 MHz，頻寬為音頻應用的20 kHz，量測所能達到的 SNDR 為 80.7 dB，總功率消耗為 103 μW，效能指標FoMS為 163.5 dB。Item 具數位插值濾波與調變之音頻D類功率放大器(2019) 劉鈺傑; Liou, Yu-Jie本論文研製一完整的數位信號輸入D類功率放大系統，在標準元件前端電路與全客戶後端電路兩部份共有四項不同的研究成果。在數位插值濾波器的部分，首先找出最佳效率的升頻濾波方法，爾後找出合適的濾波器架構，並以係數優化演算法獲得硬體效率上的改良。在數位三角積分調變器的部分，本研究提出兩種降低調變輸出信號切換頻率的方法，其一為使用脈波寬度調變器取代原本量化器之優化方案；其二在典型的雜訊移頻迴路中加入濾波元件，以大幅改善脈波密度調變信號固有較高切換頻率之特性，降低輸出頻率將有效減少後端功率放大級之動態功耗。由於第二種調變方法的改良程度更為顯著，用以實現於本論文之晶片內。在後端全客戶電路部分，使用交互電荷泵浦全橋式組態，以n通道功率電晶體作為輸出位準之上拉元件大幅減少晶片面積。其改良後之停滯時間更為充足，而確保圖騰柱電路短路的情況不易發生。 本論文使用TSMC 90-nm CMOS標準製程實現此音頻功率放大之混合信號晶片系統。系統輸入信號為48-kHz取樣之24位元1.002-kHz全擺幅數位弦波，調變器操作頻率為3.072-MHz。在系統頻寬20-kHz下，插值濾波器能提供96-kHz內的鏡像雜訊衰減量大於100-dB，數位三角積分調變器之佈局後邏輯閘層級模擬結果為105.61-dB之SNDR，與657-kHz輸出信號頻率，此輸出信號以數位向量的方式輸入至全客戶電路部分。當負載為8Ω時，設計於晶片外部的被動低通濾波器之差動輸出佈局前模擬結果為0.001759%之THD+N(A-weighted)。經改良的雜訊移頻迴路使全客戶電路的方均根動態功耗由0.58W下降至0.14W。Item 應用於音頻之二階具預先偵測3位元37位階動態量化器之三角積分調變器設計與實現(2013) 王冠勳; Kuan-Hsun Wang在當今製程的進步下，積體電路設計已進入奈米時代。拜科技所賜，可攜式行動通訊已成為目前生活的必需品，所以低功率高效能電路的設計越來越重要。 以低功率高效能為目標，在眾多類比數位轉換器中，最屬三角積分調變器對類比電路元件的非理想特性較不敏感。且當今消費者對產品的需求，所以使得三角積分調變器非常適合用於高解析度的應用。 本篇論文中，提出一個具有動態量化功能的三角積分調變器架構，使3位元的量化器可以達到37個位階的量化功能。在此架構中，利用預先偵測的電路技術，適時調整量化器的可量化範圍，以增加可量化的階數，並大幅減少高位元量化下所需的元件數。藉由此技術，三角積分調變器不僅可以降低功率與面積的消耗，還可以大幅提升類比數位信號轉換的解析度。在TSMC 0.18 mm 1P6M標準CMOS製程下，此預先偵測動態量化之三角積分調變器在1.8 V的供應電壓，以及25 kHz的頻寬範圍內，測得的信號雜訊失真比為101.2 dB，動態範圍為102dB，功率消耗為1.68 mW。晶片面積不包含PAD的大小為3.06 mm2。 另外也提出了一個具雜訊移頻動態元件匹配電路用以處理數位至類比路徑所產生的雜訊。傳統上在處理此雜訊會使用動態元件匹配電路來完成，但無法像三角積分調變器在處理量化雜訊一樣具有雜訊移頻的方式把量化雜訊推至高頻。所提出的想法能使DAC路徑所產生的雜訊具有雜訊移頻的能力，降低雜訊在低頻的能量，使得系統訊號雜訊比的表現較好。Item 應用於音頻之低功率高效能三角積分調變器設計與實現(2011) 施登耀; Deng-Yao Shi在現今製程技術不斷的進步下，積體電路設計已進入了奈米時代，此進步不但大大的降低了電路的面積，相對上電源供應電壓也大幅的下降。高效能、低功率的晶片陸續地推陳出新，以及人們對於產品輕薄短小和電池的長時效性要求，低功率積體電路技術發展有愈來愈急迫的需要。然而，電源電壓的下降，雖可有效地節省數位電路的消耗功率，但卻反而增加類比數位轉換電路設計的困難。在許多應用當中，類比數位轉換器(Analog-to-digital converter)佔著舉足輕重的角色，而有許多種架構可以來完成。三角積分調變器(Delta Sigma Modulator)對類比電路的非理想特性並不敏感，這些特性包含元件之間的不匹配、運算放大器的增益等等。然而這些特性恰巧對低功率電路來說尤其重要。三角積分調變器這項技術基本上非常適合用來實現高解析度、高準確度、及窄頻要求的類比數位轉換器，因此在儀器、音頻及通信上的應用已相當的普遍。 在本論文中，提出了兩種新穎的架構並且實現，一是改良強健式多級雜訊頻移架構(Sturdy Multi-stage Noise Shaping, SMASH)，降低運算放大器對電壓增益的需求，並結合數位前饋架構(Digital feed-forward)，增加輸入動態範圍且降低失真；二為，三角積分調變器使用逐次逼近暫存式(Successive Approximation Register, SAR)類比數位轉換器，此架構可有效降低功率消耗和電路複雜度。兩架構實現所使用的製程技術分別為TSMC 90-nm 1P9M CMOS與TSMC 0.18-mm 1P6M CMOS；設計的供應電壓皆為1.2 V、頻寬為音頻應用的25 kHz；模擬結果分別達到的最大SNDR為63 dB與82 dB；電源功率消耗分別為813 mW與463 mW。Item 使用AB類/AB類開關運算放大器技術之0.7伏低功率低失真多位元三角積分調變器(2010) 李冠毅; Kuan-Yi Lee積體電路隨著製程技術的進步，已進入奈米的世界。然而在類比電路的設計與實現上卻沒有明顯受益，肇因於臨界電壓並未顯著減少，這對類比電路的設計是一大考驗。特別是低電壓電路要維持與一般電壓相同之效能是一項很大的挑戰。三角積分調變器對於類比電路元件的非理想特性不敏感，常運用於高解析度之電路，再結合超取樣技術、切換式運算放大器技術及雙取樣技術，可提升電路的性能。 本論文提出在供應電壓為0.7V的操作下，適用於音頻範圍之三階多位元低通三角積分調變器，使用TSMC標準0.18微米製程下完成兩個電路，一為改良型三階低失真三角積分調變器，另一個為具數位加強的三階低失真三角積分調變器。操作於25 KHz的頻寬，取樣頻率為4 MHz，個別的最大SNDR各為79.94 dB和80.14 dB，功率消耗為0.8897 mW和0.566 mW。