學位論文
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Item 矽鍺通道與CESL應力層之機械性質對N型奈米元件之影響(2013) 陳姿含本研究分析具矽鍺通道結構之N型電晶體，其結構尺寸對於元件之應力分佈與性能表現。該研究證實，藉由接觸蝕刻停止層結合矽鍺應力源之先進應變工程技術，能有效提升元件性能。將矽鍺通道因晶格不匹配而產生之應力，與接觸蝕刻停止層之內應力結合，組成多重應力源結構，並藉由三維有限元素分析軟體，模擬分析此結構於N型電晶體內之通道應力分佈。分別使用1.1 GPa之拉伸應力與-2 GPa之壓縮應力，做為接觸蝕刻停止層之內應力，並將0 %、 22.5 %與 25 % 做為矽鍺通道之鍺莫耳分率用以模擬分析。分析結果指出鍺濃度愈高(大於零)，則晶格不匹配程度愈大，故通道產生之應力愈多。其中，固定鍺濃度為22.5 %且元件閘極寬度為10 m，當改變元件通道長度為0.11、1與10 (m) 時，該元件通道之應力趨勢與電性測量結果相符合。為了觀察三維模擬之表現而改變通道寬度予以分析，結果顯示隨著閘極寬度愈長，三維結果會逐漸收斂至二維結果，可視為一平面應變狀態。 此外，考慮元件佈局圖對於電晶體之應力分佈與性能表現之影響，本研究利用三維有限元素分析，模擬具有內應力之接觸蝕刻停止層與矽鍺層對於延伸閘極結構與通道應力的影響。結果顯示增長延伸閘極之寬度，則延伸閘極彎曲效應增加致使通道應力增加，將使元件性能有所提升，而當延伸寬度大於1 m ，則元件通道應力逐漸趨於飽和狀態。Item 接觸蝕刻停止層與矽鍺通道之機械性質對具偽閘極陣列N型短通道奈米元件之影響(2016) 李典勇; Li, Dian-Yong本研究旨在分析於不同閘極寬度、偽閘極陣列數量，以及不同偽閘極間Poly-to-Poly距離的情形下，具矽鍺通道結構N型偽閘極陣列電晶體之應力分佈與性能表現。而經研究後發現，藉由接觸蝕刻停止層結合矽鍺通道結構之應變工程技術可有效提升元件性能。將矽鍺通道因晶格不匹配而產生之應力，與接觸蝕刻停止層之內應力結合，組成多重應力源結構，並藉由三維有限元素分析軟體，模擬分析此結構於N型電晶體內之通道應力分佈。使用3.0 GPa之拉伸應力，做為接觸蝕刻停止層之內應力，並將25 % 做為矽鍺通道之鍺莫耳分率用以模擬分析。分別對偽閘極陣列數量與偽閘極間Poly-to-Poly距離進行調變，結果顯示當電晶體閘極寬度較寬時，單根閘極之載子遷移率比多根偽閘極陣列之情形更為優異，而較短的Poly-to-Poly結構之載子遷移率會比較長的Poly-to-Poly結構更為優異，而最佳之電晶體特性表現將會發生在閘極寬度為100 nm之結構尺寸，約能比傳統電晶體提升40%之效能。Item 具應力梯度接觸蝕刻停止層與源、汲極晶格不匹配對N型奈米元件的影響(2016) 郭彥廷; Kuo, Yen-Ting本研究旨在分析具多重應力源結構之N型奈米電晶體，其元件結構尺寸對於元件應力分佈之性能及表現。該電晶體結構之多重應力源包括：1、晶格不匹配之源/汲極區域，以及2、在厚度方向上具應力梯度之接觸蝕刻停止層（CESL）。藉由本研究所提出之創新模擬法所得之分析結果證實，由具應力梯度之CESL結合矽碳源/汲極晶格不匹配引致應力源之先進應變工程技術，能夠精準預測真實電晶體通道區域之應力與應變分佈情形。為了探討CESL薄膜應力梯度對本研究之影響，本研究施予1.0 GPa拉伸內應力，在模擬分析時固定其厚度，並分別以多次沈積方式諸如1、2、4、8與12次，以逐層堆疊的方式進行數值收斂性分析；結果得知沈積次數愈多者將愈接近實際元件之應力分佈，且元件通道應力分佈將收斂於一定值。採用上述模擬方式對具 1.0 GPa t-CESL及源/汲極區域鑲埋1.65 %碳莫耳分率之矽碳合金之多重應力源結構，進行電晶體通道寬度調變模擬分析，其結果指出，多重應力源結構改善電晶體之效能將優於單一應力源結構，而隨著通道寬度越寬，通道應力趨於飽和，並且經由一階壓阻係數關係式，得知電晶體性能提升比例。 此外，考慮多重應力源結構對於鍺基板電晶體的性能表現，並藉由本論文使用之創新模擬方法，將具應力梯度之t-CESL結合鍺矽源/汲極晶格不匹配引致應力之多重應力源結構進行模擬分析。結果指出，越高的矽莫耳分率之鍺矽合金，對通道應力影響越大，並且隨著通道寬度的延伸，應力趨於飽和，最後由一階壓阻係數關係式，獲得鍺基板電晶體性能提升比例。