學位論文
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Item 具應力梯度接觸蝕刻停止層與源、汲極晶格不匹配對N型奈米元件的影響(2016) 郭彥廷; Kuo, Yen-Ting本研究旨在分析具多重應力源結構之N型奈米電晶體，其元件結構尺寸對於元件應力分佈之性能及表現。該電晶體結構之多重應力源包括：1、晶格不匹配之源/汲極區域，以及2、在厚度方向上具應力梯度之接觸蝕刻停止層（CESL）。藉由本研究所提出之創新模擬法所得之分析結果證實，由具應力梯度之CESL結合矽碳源/汲極晶格不匹配引致應力源之先進應變工程技術，能夠精準預測真實電晶體通道區域之應力與應變分佈情形。為了探討CESL薄膜應力梯度對本研究之影響，本研究施予1.0 GPa拉伸內應力，在模擬分析時固定其厚度，並分別以多次沈積方式諸如1、2、4、8與12次，以逐層堆疊的方式進行數值收斂性分析；結果得知沈積次數愈多者將愈接近實際元件之應力分佈，且元件通道應力分佈將收斂於一定值。採用上述模擬方式對具 1.0 GPa t-CESL及源/汲極區域鑲埋1.65 %碳莫耳分率之矽碳合金之多重應力源結構，進行電晶體通道寬度調變模擬分析，其結果指出，多重應力源結構改善電晶體之效能將優於單一應力源結構，而隨著通道寬度越寬，通道應力趨於飽和，並且經由一階壓阻係數關係式，得知電晶體性能提升比例。 此外，考慮多重應力源結構對於鍺基板電晶體的性能表現，並藉由本論文使用之創新模擬方法，將具應力梯度之t-CESL結合鍺矽源/汲極晶格不匹配引致應力之多重應力源結構進行模擬分析。結果指出，越高的矽莫耳分率之鍺矽合金，對通道應力影響越大，並且隨著通道寬度的延伸，應力趨於飽和，最後由一階壓阻係數關係式，獲得鍺基板電晶體性能提升比例。