學位論文
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Item 具 1-1 MASH 架構的雜訊移頻循序漸進式類比數位轉換器設計與實現(2023) 趙祐; Chao, Yu本文提出一種具1-1多級雜訊移頻(Multistage Noise-Shaping, MASH)架構的雜訊移頻循序漸進式(Noise-Shaping Successive-Approximation Register, NS-SAR)類比數位轉換器(Analog-to-Digital Converter, ADC)。所提出的類比數位轉換器是一種混合型超取樣(Oversampling)類比數位轉換器結構，它結合了循序漸進式與三角積分(Delta-Sigma, ΔΣ)兩種類比數位轉換器的優點，可以在實現高解析度及大頻寬的同時並具有良好功耗效率。此三角積分調變器設計中的單級迴路使用具前饋求和的級聯積分器(Cascade of Integrators with Feed-Forward Summation, CIFF)架構，由於CIFF架構中積分器的路徑上不包含輸入訊號，迴路濾波器僅需處理調變過程中產生的量化誤差，因此迴路濾波器的輸出振幅很小，意味著可以放寬轉導放大器(Operational Transconductance Amplifier, OTA)設計上的迴轉率性能要求，也代表該架構的迴路濾波器適合用架構簡單且功耗低的基於反向器的轉導放大器來實現。此外，為了降低電路的複雜度，作者提出了一種無加法器的求和電路結構，它在不依賴額外電路的情況下實現了CIFF架構的輸入前饋求和功能和提取MASH架構的第一級量化誤差。所提出的電路使用TSMC 0.18-μm 1P6M標準CMOS製程技術所製造。不含PAD的晶片核心面積為0.084 mm2。在供應電壓1.4 V、取樣頻率4.0-MS/s、20 kHz及的頻寬下，實現了72.9 dB的訊號雜訊失真比(Signal-to-Noise and Distortion Ratio, SNDR)。此外，端看功率頻譜密度圖的斜率驗證了具有完整的二階雜訊移頻。Item 具數位插值濾波與調變之音頻D類功率放大器(2019) 劉鈺傑; Liou, Yu-Jie本論文研製一完整的數位信號輸入D類功率放大系統，在標準元件前端電路與全客戶後端電路兩部份共有四項不同的研究成果。在數位插值濾波器的部分，首先找出最佳效率的升頻濾波方法，爾後找出合適的濾波器架構，並以係數優化演算法獲得硬體效率上的改良。在數位三角積分調變器的部分，本研究提出兩種降低調變輸出信號切換頻率的方法，其一為使用脈波寬度調變器取代原本量化器之優化方案；其二在典型的雜訊移頻迴路中加入濾波元件，以大幅改善脈波密度調變信號固有較高切換頻率之特性，降低輸出頻率將有效減少後端功率放大級之動態功耗。由於第二種調變方法的改良程度更為顯著，用以實現於本論文之晶片內。在後端全客戶電路部分，使用交互電荷泵浦全橋式組態，以n通道功率電晶體作為輸出位準之上拉元件大幅減少晶片面積。其改良後之停滯時間更為充足，而確保圖騰柱電路短路的情況不易發生。 本論文使用TSMC 90-nm CMOS標準製程實現此音頻功率放大之混合信號晶片系統。系統輸入信號為48-kHz取樣之24位元1.002-kHz全擺幅數位弦波，調變器操作頻率為3.072-MHz。在系統頻寬20-kHz下，插值濾波器能提供96-kHz內的鏡像雜訊衰減量大於100-dB，數位三角積分調變器之佈局後邏輯閘層級模擬結果為105.61-dB之SNDR，與657-kHz輸出信號頻率，此輸出信號以數位向量的方式輸入至全客戶電路部分。當負載為8Ω時，設計於晶片外部的被動低通濾波器之差動輸出佈局前模擬結果為0.001759%之THD+N(A-weighted)。經改良的雜訊移頻迴路使全客戶電路的方均根動態功耗由0.58W下降至0.14W。Item 應用於音頻之二階具預先偵測3位元37位階動態量化器之三角積分調變器設計與實現(2013) 王冠勳; Kuan-Hsun Wang在當今製程的進步下，積體電路設計已進入奈米時代。拜科技所賜，可攜式行動通訊已成為目前生活的必需品，所以低功率高效能電路的設計越來越重要。 以低功率高效能為目標，在眾多類比數位轉換器中，最屬三角積分調變器對類比電路元件的非理想特性較不敏感。且當今消費者對產品的需求，所以使得三角積分調變器非常適合用於高解析度的應用。 本篇論文中，提出一個具有動態量化功能的三角積分調變器架構，使3位元的量化器可以達到37個位階的量化功能。在此架構中，利用預先偵測的電路技術，適時調整量化器的可量化範圍，以增加可量化的階數，並大幅減少高位元量化下所需的元件數。藉由此技術，三角積分調變器不僅可以降低功率與面積的消耗，還可以大幅提升類比數位信號轉換的解析度。在TSMC 0.18 mm 1P6M標準CMOS製程下，此預先偵測動態量化之三角積分調變器在1.8 V的供應電壓，以及25 kHz的頻寬範圍內，測得的信號雜訊失真比為101.2 dB，動態範圍為102dB，功率消耗為1.68 mW。晶片面積不包含PAD的大小為3.06 mm2。 另外也提出了一個具雜訊移頻動態元件匹配電路用以處理數位至類比路徑所產生的雜訊。傳統上在處理此雜訊會使用動態元件匹配電路來完成，但無法像三角積分調變器在處理量化雜訊一樣具有雜訊移頻的方式把量化雜訊推至高頻。所提出的想法能使DAC路徑所產生的雜訊具有雜訊移頻的能力，降低雜訊在低頻的能量，使得系統訊號雜訊比的表現較好。